`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date:    20:50:03 11/15/2024 
// Design Name: 
// Module Name:    Main 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module Main(
	input [3:0]A,
	input [3:0]B,
	input C0,
	
	output [3:0]F,
	output C4
    );
	
	wire [4:1]C;
	
	Over_Adder OA1(A,B,C0,C);
	
	wire [3:0]G;
	Full_Adder FA1(A[0],B[0],C0,F[0],G[0]);
	Full_Adder FA2(A[1],B[1],C[1],F[1],G[1]);
	Full_Adder FA3(A[2],B[2],C[2],F[2],G[2]);
	Full_Adder FA4(A[3],B[3],C[3],F[3],C4);

endmodule
